Сквозняк писал(а):Более того - внести руками осмысленную коррекцию в нетлист схему уровня микроконтроллера, то есть в результат синтеза - это 10000пядей во лбу. А завтра дизайнер пересинтезировал и всё насмарку.
Но на этапе проектирвания из хотелок в реальные транзисторы это для софта всё же возможно!
Этапа "из хотелок в транзисторы" на самом деле не существует - это два разных этапа, выполняемых двумя разными единицами софта.
1) из хотелок (то есть поведенческой модели, RTL) - в схему электрическую принципиальную, "схематик" - это синтез. В линейке фирмы Cadence за этот этап отвечает Genus, в линейке Synopsys - Design Compiler
2) из схемы в транзисторы (точнее, в библиотечные элементы) - это реализация (implementation). У Cadence это Innovus, У Synopsys - IC compiler.
на этапе 1 - тул действительно может заложить что-то своё, причём легко, я об этом пару-тройку страниц назад писал.
но после этапа 1 идут тесты на соответствие того, что хотели тому, что синтезировано. (Cadence Conformal или Synopsys Formality)
И если Conformal может покрыть грехи Genus'a, то Formality этого сделать не сможет - авторы-то другие. И ещё есть третий производитель, но я в его линейке не силён.
Вот прямо инсайдер с Байкала пишет https://habr.com/ru/company/baikalelectron/blog/586984/
вот еще про тесты вдогонку, от того, кто явно этим хлеб зарабатывает, а не рядом стоял
https://habr.com/ru/post/481542/
Реально опасаться закладок через САПР надо тем, кто использует сквозной маршрут RTL->GDS2 типа Synopsys Fusion. Там да - прямо от хотелок в топологию.
( Кстати кроме шуток очень ИТ-шное аниме о "Сильном ИИ" - слоев смысла там много, но этот по моему основной ... и довольно тревожный! 
) )